VLSI дизајн со PLD и FPGA компоненти

Објавено: октомври 12, 2018

1.    Наслов на наставниот предмет

 VLSI дизајн со PLD и FPGA компоненти

2.    Код

 3ФЕИТ05З001

3.    Студиска програма

 КТИ, КХИЕ

4.    Организатор на студиската програма

 Факултет за електротехника и информациски технологии

5.    Степен

 Прв циклус студии

6.    Академска година/семестар

 IV/7

7.    Број на ЕКТС

 6.00

8.    Наставник

 Д-р Катерина Ралева

9.    Предуслов за запишување на предметот

10.    Цели на предметната програма (компетенции): Запознавање со концептот на програмабилни компоненти, опис и разработка на јазикот за опис на хардвер – VHDL. Студентот што ќе го заврши курсот треба да биде оспособен за самостојно дизајнирање на комплексни дигитални кола и системи со помош на VHDL и нивна синтеза на FPGA развојна платформа.

11.    Содржина на програмата: VLSI дизајн и потребата од јазици за опис на хардвер (HDL). Расположиви технологии за изработка на интегрирани кола. Едноставни програмабилни логички компоненти (SPLD): PAL, GAL, PLA. Програмабилни технологии. Комплексни програмабилни логички уреди (CPLD) – основна архитектура,типови на програмабилни интерконекци, шеми за дистрибуција на И-рамнина и интерна структура на макроќелии кај комерцијални CPLD.  FPGA – основни карактеристики и основна архитектура. Имплементација на комбинациона логика во CLB. Архитектура на типични претставници на FPGA компоненти од водечки производители.Структура на VHDL – ентитети и архитектури.Дефинирање на сигнали.Паралелни и секвенцијални наредби. VHDL опис на комбинациона и секвенцијална логика. Datapath компоненти. Конечни автомати и контролери. RTL дизајн. Мемориски компоненти и мемориски контролери. Хиерархија во дизајнирањето на големи дигитални системи. Програмабилни компоненти за мешани сигнaли.

12.    Методи на учење: Комбиниран начин на учење: предавања, аудиториски и лабораториски вежби, подржани со презентации и визуелизација на концептите, активно учество на студентите преку тестови и задачи за решавање на час, проектни задачи.

13.    Вкупен расположив фонд на часови

 3 + 1 + 1 + 0

14.    Распределба на расположивото време

 180

15.    Форми на наставните активности

15.1. Предавања – теоретска настава

45

15.2. Вежби, семинари, тимска работа

30

16.    Други форми на активност

16.1. Проектни задачи

10

16.2. Самостојни задачи

15

16.3. Домашно учење

70

17.    Начини на оценување

17.1. Тестови

20

17.2. Семинарска работа/проект

10

17.3. Активност и учење

10

17.4. Завршен испит

60

18.    Критериуми за оценување

до 50 бодови

5 (пет) (F)

од 51 до 60 бодови

6 (шест) (E)

од 61 до 70 бодови

7 (седум) (D)

од 71 до 80 бодови

8 (осум) (C)

од 81 до 90 бодови

9 (девет) (B)

од 91 до 100 бодови

10 (десет) (A)

19.    Услов за потпис и полагање на завршен испит

 Следење на предавањата и аудиториските вежби и успешно изведени лабораториски вежби.

20.  Начин на полагање на испитот

 Во текот на семестарот се предвидени два парцијални писмени испити (на половина и на крај од семестарот, во времетраење од 120 минути) и тест од лабораториски вежби (по завршување на вежбите). Во конечната оценка влегуваат поените од парцијалните испити, поените од домашните задачи, поените од лабораториските вежби и поените од завршната проектна задача.
Во предвидените испитни сесии се полага писмен испит (времетраење 180 минути). Во конечната оценка влагуваат поените од писмениот испит, поените од домашните задачи, поените од лабораториските вежби и поените од завршната проектна задача.
Завршната проектна задача треба да се предаде и презентира најдоцна 2 недели по завршувањето на семестарот.
За време на испитот не е дозволено користење книги, скрипти, ракописи или белешки од кој било вид, како и калкулатор, мобилен телефон, таблет или кој било друг електронски уред

21.  Јазик на кој се изведува наставата

 Македонски и Англиски

22.    Метод на следење на квалитетот на наставата

 Интерна евалуација и анкети.

23.    Литература

23.1. Задолжителна литература

Бр.

Автор

Наслов

Издавач

Година

1

 Kevin Skahill VHDL for Programmable Logic Pearson Education 2006

23.2. Дополнителна литература

Бр.

Автор

Наслов

Издавач

Година

1

 Frank Vahid Digital Design John Wiley & Sons, Inc. 2007

2

 S. D. Brown  and  Z. G. Vranesic Fundamentals of Digital Logic with VHDL Design McGraw-Hill 2005