Проектирање системи со FPGA

Предмет: Проектирање системи со FPGA

Код: 3ФЕИТ05019

Број на ЕКТС кредити: 6 ЕКТС

Неделен фонд на часови:3+0+0+3

Наставник: Проф. д-р Катерина Ралева

Цели на предметната програма (компетенции): Запознавање со концептот на програмабилни компоненти, опис и разработка на јазикот за опис на хардвер – VHDL. Студентот што ќе го заврши курсот треба да биде оспособен за самостојно дизајнирање на комплексни дигитални кола и системи со помош на VHDL и нивна синтеза на FPGA развојна платформа.

Содржина на предметната програма: Дигитален VLSI дизајн и потребата од јазици за опис на хардвер (HDL). Расположиви технологии за изработка на интегрирани кола.  Програмабилни технологии. Комплексни програмабилни логички уреди (CPLD) – основна архитектура,типови на програмабилни интерконекци и интерна структура на макроќелии кај комерцијални CPLD.  FPGA – основни карактеристики и основна архитектура. Архитектура на типични претставници на FPGA компоненти од водечки производители. Структура на VHDL – ентитети и архитектури.Дефинирање на сигнали. Паралелни и секвенцијални наредби. VHDL опис на комбинациона и секвенцијална логика. Симулација, функции и процедури во VHDL.  Мемориски компоненти и мемориски контролери. RAM меморија (дистрибуиранa и вградена) во FPGA. Примена на IP Core (Intellectual Property) во FPGA . Хиерархија во дизајнирањето на големи дигитални системи. RTL (Register Transfer Level) дизајн – дефиниција, типови на RTL дизајн, предности, недостатоци. Чекори во методата на RTL дизајнирање.  Оптимизација на RTL дизајнот. RTL дизајн со користење на јазик за опис на хардвер. Синтеза и имплементација на дизајнот. Оптимизација на податочните патеки. Креирање на испитни пултови. Високонивоовски дизајн. Хардверско-софтверски кодизајн.

Литература: