VLSI дизајн со PLD и FPGA компоненти

Објавено: јуни 28, 2022
1. Наслов на наставниот предмет VLSI дизајн со PLD и FPGA компоненти
2. Код 4ФЕИТ05З001
3. Студиска програма КХИЕ
4. Организатор на студиската програма Факултет за електротехника и информациски технологии
5. Степен Прв циклус студии
6. Академска година / семестар IV/7 7. Број на ЕКТС 6
8. Наставник Д-р Катерина Ралева
9. Предуслов за запишување на предметот Положен: Логички дизајн
10. Цели на предметната програма (компетенции). Запознавање со концептот на програмабилни компоненти, опис и разработка на јазикот за опис на хардвер – VHDL. Студентот што ќе го заврши курсот треба да биде оспособен за самостојно дизајнирање на комплексни дигитални кола и системи со помош на јазикот за опис на хардвер VHDL и нивна синтеза на FPGA развојна платформа:
-ја разбира разликата помеѓу програмските јазици и јазиците за опис на хардвер
-ги разбира модерните програмабилни логички уреди (основна интерна структура) и знае како да ги примени во практични апликации
-знае да напише VHDL код за основните логички блокови (комбинациона и секвенцијална логика) и да го синтетизира на FPGA плочка
-знае да напише и синтетизира VHDL код за конечни автомати
-знае да напише и синтетизира VHDL код за контролери за мемории
-разбира што значи RTL дизајн
-знае да трансформира конечен автомат на високо ниво (HLSM) во стандарден конечен автомат (FSM)
-знае да напише VHDL код за програмабилен процесор како структура од datapath компонента и контролна единица и да је синтетизира на FPGA.
11. Содржина на програмата: VLSI дизајн и потребата од јазици за опис на хардвер (HDL). Расположиви технологии за изработка на интегрирани кола. Програмабилни технологии. Едноставни програмабилни логички компоненти (SPLD): PAL, GAL, PLA. Комплексни програмабилни логички уреди (CPLD) – основна архитектура и интерна структура на макроќелии кај комерцијални CPLD. FPGA – основни карактеристики и основна архитектура. Интерна структура на FPGA на ниво на конфигурациски блок (CLB). Имплементација на комбинациона логика во CLB.
VHDL-јазик за опис на хардвер. Структура на VHDL – ентитети и архитектури. Дефинирање на сигнали. Паралелни и секвенцијални наредби. VHDL опис на комбинациона и секвенцијална логика. Дизајнирање на аритметичко-логичка единица (ALU) – интерна структура на некои поважни компоненти во ALU (собирач, коло за одземање, множач, магнитуден компаратор, барел-поместувач).Техники на дизајнирање конечни автомати во VHDL. Мемориски компоненти и мемориски контролери (за SRAM и за DRAM). Datapath компоненти – техники на дизајнирање регистри за операции, (register and register file), аритмeтички кола и компаратори. Kонтролери-процес на дизајнирање. RTL(Register Transfer Level) дизајн.Конечни автомати – FSM и HLSM. Хиерархија во дизајнирањето на големи дигитални системи. Дизајнирање на програмабилен процесор.
12.Методи на учење Комбиниран начин на учење: предавања, аудиториски и лабораториски вежби, подржани со презентации и визуелизација на концептите, активно учество на студентите преку тестови и задачи за решавање на час, проектни задачи.
13. Вкупен расположив фонд на часови 3 + 1 + 1 + 0
14. Распределба на расположивото време 180
15. Форми на наставните активности 15.1. Предавања – теоретска настава 45
15.2. Вежби, семинари, тимска работа 30
16. Други форми на активност 16.1. Проектни задачи 10
16.2. Самостојни задачи 15
16.3. Домашно учење 80
17. Начини на оценување 17.1. Тестови 10
17.2. Семинарска работа/проект 10
17.3. Активност и учење 20
17.4. Завршен испит 60
18. Критериуми за оценување до 50 бодови 5 (пет) (F)
од 51до 60 бодови 6 (шест) (E)
од 61до 70 бодови 7 (седум) (D)
од 71до 80 бодови 8 (осум) (C)
од 81до 90 бодови 9 (девет) (B)
од 91до 100 бодови 10 (десет) (A)
19. Услов за потпис и полагање на завршен испит Следење на предавањата и аудиториските вежби и успешно изведени лабораториски вежби.
20. Начин на полагање на испитот Во текот на семестарот се предвидени два парцијални писмени испити (на половина и на крај од семестарот, во времетраење од 120 минути) и тест од лабораториски вежби (по завршување на вежбите). Во конечната оценка влегуваат поените од парцијалните испити, поените од домашните задачи, поените од лабораториските вежби и поените од завршната проектна задача.
Во предвидените испитни сесии се полага писмен испит (времетраење 180 минути). Во конечната оценка влагуваат поените од писмениот испит, поените од домашните задачи, поените од лабораториските вежби и поените од завршната проектна задача.
Завршната проектна задача треба да се предаде и презентира најдоцна 2 недели по завршувањето на семестарот.
За време на испитот не е дозволено користење книги, скрипти, ракописи или белешки од кој било вид, како и калкулатор, мобилен телефон, таблет или кој било друг електронски уред.
21. Јазик на кој се изведува наставата Македонски и Англиски
22. Метод на следење на квалитетот на наставата Интерна евалуација и анкети.
23. Литература
23.1. Задолжителна литература
Бр. Автор Наслов Издавач Година
1 Brian Mealy and Fabrizio Tappero Free Range VHDL freerangefactory.org 2017
2 Kevin Skahill VHDL for Programmable Logic Pearson Education 2006
23.2. Дополнителна литература
Бр. Автор Наслов Издавач Година
1 S. D. Brown and Z. G. Vranesic Fundamentals of Digital Logic with VHDL Design McGraw-Hill 2005
2 Frank Vahid Digital Design John Wiley & Sons, Inc. 2007
3 Peter J. Ashenden VHDL Tutorial Elsevier Science 2004